Paso 17: VM 4.0: Introducción al comportamiento Verilog
¡ Felicidades ! Has hecho mucho y ahora es el momento donde tus proyectos pueden obtener super complejos con relativa facilidad utilizando Verilog "comportamiento".Hasta ahora hemos estado debatiendo sobre todo en lógica estructural en Verilog. Esto significa el comportamiento de su circuito se establece mediante una vez asignar y lógica con nuestros operadores de la lógica, y cuando está programado en el tablero se comporta como especificado sin tener en cuenta que las entradas son (esto no quiere decir que las entradas no afectan a la producción, sólo que cada combinación posible de insumos se evalúa con la misma lógica exacta). Lógica de comportamiento le permite cambiar un circuito basado en el estado de comportamiento ha dado entradas.
La idea es similar a este tipo de código de Verilog en no-HDL lenguajes de programación tales como C y C++ es visto en forma de lazos de control y las declaraciones de if/else/caso.
El resto de VM 4 cubrirá los tipos básicos de comportamiento Verilog y maneras de implementarlo.
También discutimos la diferencia entre Estados bloqueo y sin bloqueo; un concepto muy importante pero a menudo pasado por alto. Yo una vez que escuchó una ayudante alumno una pregunta sobre las especificaciones del funcionamiento de su proyecto en el laboratorio de mis circuitos de lógica, y cuando el estudiante no tiene una respuesta a una pregunta que fue contestada fácilmente si leer a través de la asignación todo el camino antes de que él comenzó a escribir código, TA respondieron con algo como, "Esto es un gran problema que muchos ingenieros sólo escriben el código y no saben por qué hicieron lo que hicieron". Esta pegado en mi cabeza, y amaneció en mí que sólo me dijeron cuando usar comandos de bloqueo y sin bloqueo pero nunca dijo por qué o cuál era la diferencia, así que este es un tema que creo es muy importante para discutir.
