Aprender Verilog: Una breve serie de tutoriales sobre diseño de electrónica Digital con FPGAs y Verilog HDL (20 / 21 paso)

Paso 20: VM 4.3: If/Else en Verilog

IF/Else declaraciones en Verilog son extremadamente útiles cuando se utiliza correctamente.  Primero echar un vistazo a unas cuantas reglas que debe seguir para If/Else declaraciones en Verilog:

1. todos If/Else declaraciones deben situarse dentro de un bloque de siempre
2. todos los valores establecidos mediante un If/Else declaración debe ser de tipo reg
3. Si asignar más de un reg, utilice "empezar" y "final" para definir el alcance de la If/Else. ¿Sólo una declaración? Entonces no preocuparse por ello. Pero de cualquier manera cada línea interior de un If/Else con un punto y coma (un punto y coma nunca seguirá una instrucción de "comenzar" o "extremo").
4. utilizar operadores de comparación con 2 símbolos en condiciones (es decir, "& &" y "==" y "! =")

Básicamente eso es todo allí está a él. Si el código siempre está dando problemas, devolver a estas cuatro reglas y pregúntese, "¿mi código de seguimiento a estas reglas?".

En Verilog llegamos a utilizar tres básicas condicionales: if, else y else if. Antes de llegar al uso de éstos sin embargo, tenemos que ir sobre cómo asignar valores a un reg.

Sabemos que un registro es como un alambre que puede tener su propia fuente, es decir, un cable que puede generar su propio valor. También sabemos que podemos tener autobús mas y mas sola.

Puede utilizar un reg como si fuera una variable en C y C++; almacenará su valor hasta que se cambie explícitamente:

REG myReg;
myReg = 1' b1; bloqueo
myReg < = 1' b0; no bloqueo

Esto establece el reg en alta tensión lógica entonces a baja tensión lógica. Sin embargo, valores asignados a regs sólo deben ocurrir dentro de un bloque siempre a menos que usted nunca cambiará su valor. Si se necesita, por ejemplo, un cable de alta constante lógica, puede darle un reg a un valor fuera de un bloque de siempre.

Asignación (no equivale esto a la palabra clave asignar) un valor a un reg requiere el formato siguiente para el lado izquierdo de la instrucción:

< nombre de reg >< operador igual (= o < =) >

Y para la derecha (el valor):

anchura del autobús del < > ' < tipo de valor >< valor >

Esto es importante porque el ancho de la reg debe coincidir exactamente con el ancho del valor. Hay muchos tipos de valores que podemos asignar a la reg, como binario, hexadecimal y decimal (denominado en Verilog b, h y d respectivamente) pero recomiendo que aquellos que apenas están aprendiendo Verilog utilizan valores sólo binario. Son fáciles de trabajar con y también fácil de solucionar.

Al utilizar valores binarios debe escribir cada valor (1 o 0) de cada bit del reg a menos que están haciendo el reg todo alto o bajo todo.

Ejemplos:

my_reg < = 4' b0; legal
my_reg2 < = 3' b010; legal
my_reg3 < = 4' b01; ilegal (desajuste de anchura; esperando 4 bits)

Estas declaraciones se lee en inglés como, por ejemplo, "cero binario de cuatro bits" o "tres bits binarios dos".

Ahora que sabemos cómo asignar un valor a un reg, echemos un vistazo a cómo utilizar If/Else declaraciones en Verilog, comenzando con un ejemplo:

() módulo testMod
entrada a,
entrada b,
salida c
);

REG Q;

siempre @ (a, b) //if el estado de una o b cambios, vuelva a ejecutar este código
comenzar
Si (a == 1' b1 || b == 1' b0)
Q < = 1' b0;
otra cosa
Q < = 1' b1;
final

asignar a c = Q;

endmodule

¿Se puede rastrear a través de este código y deducir cómo un If/Else instrucción trabaja en Verilog?

¿Qué pasa si queremos manipular más de un valor si se dispara el "if" (Nota: Si tu si declaración modifica valores de los dos, su declaración más también debe modificar los dos valores para evitar valores flotantes)?

() módulo testMod
entrada a,
entrada b,
salida de c [1:0]
);

REG Q;
REG T;

siempre @ (a, b) //if el estado de una o b cambios, vuelva a ejecutar este código
comenzar
Si (a == 1' b0)
comenzar
Q < = 1' b0;
T < = 1' b0;
final
else if (a == 1' b1 & & b == 1' b1)
comenzar
Q < = 1' b1;
T < = 1' b0;
final
otra cosa
comenzar
Q < = 1' b1;
T < = 1' b1;
final
final

asignar a c [0] = Q;
asignar a c [1] = T;

endmodule

Creo que este ejemplo lazos muchas de las ideas cubrieron en esta serie de tutoriales Junta. También lancé en una instrucción Else If. Sin sorpresas, que funciona como una C y C++. Sólo asegúrese de que acciones de cada estado maneja las mismas salidas (en este caso, T y Q se abordan en cada caso). Tenga en cuenta las palabras clave begin y end en lugares que intuitivamente que debe ser llaves.

Eso es todo no hay declaraciones de If/Else If/Else en Verilog. Recordar para referirse a las reglas de diseño en la parte superior de este módulo Tutorial para propósitos de depuración.