Paso 8: Terminando el módulo de Verilog
Esta línea de código puede parecer fuera de lugar al principio. ¿Cómo podemos "terminamos el módulo" sin principio explícitamente? En Verilog, sólo definimos un módulo por archivo! Cada módulo puede contener instancias de otros módulos, pero no puede definirlos.
Esta palabra clave marca el final del módulo (como espero que usted podría haber adivinado) y permite el compilador sabe que toda la información "útil" está por encima de ese punto. A veces, IDEs pueden ser particularmente voluble sobre endmodule colocación, pero si aseguramos hay es una línea en blanco antes y después del comando endmodule , y el código endmodule no es sangría, que debe evitar la mayoría de los problemas.
