Básico de verilog

Diseño de HDl:

Aquí voy a explicar sobre la base fundamental de la escritura programe en verilog siguente muestro que u operación realizado por mí con diseño de banco de prueba. Pruébese en línea sitios web de programación.

Diseño: formato de comprensión

módulo npu (q, x, y); módulo portname (salida, entrada);

q de salida; .. salida...

entrada x, y; entrada...

o (q, x, y); puerta operation(output,input)

endmodule final módulo}

Testbetch:

módulo testnpu; Escriba prueba con portname

q de alambre; Considerar el cable como entrada de diseño

REG x, y; Considere registrar como salida de diseño

u1(.x(x),.y(y),.q(q)) de la Unp; definir el valor

inicial comienza (escribir esto para leer valor binario)

$monitor ("%t ese ese ese" $time, x, y, q);
final

inicial comienza (escribir la entrada que aprendo en la tabla de verdad)

#5 x = 0; y = 0;

#10 x = 0; y = 1;

#15 x = 1; y = 0;

#20 x = 1; y = 1;

final

endmodule

salida: esta salida obtener de edaplayground.com

0 x x x
5 0 0 0

15 0 1 1

30 1 0 1

50 1 1 1

V C S S i m u l t i ó n R e p o r t