Paso 3: Crear módulo divisor de reloj
He utilizado el archivo proporcionado original llamado clkgen. Utilizamos demora para crear dos relojes diferentes – parada de reloj contador reloj y 4 dígitos siete segmento pantalla actualizar reloj. El primitivo de la memoria intermedia de reloj mundial también se utiliza para mantener la inclinación baja. Usted puede encontrar los detalles del primitivo en Xilinx Vivado Tutorial. La velocidad de reloj 3 Basys es 100MHz, por lo que he modificado la para la cuenta del lazo para asegurarse de mantener hasta 0.1 segundo de tiempo.
Me he referido al ejemplo de Verilog aprender por ejemplo para calcular la para la cuenta del lazo
¿Cómo calcular la para la cuenta del lazo?
3 BASYS tiene un reloj de 100 MHz que significa que el ciclo de reloj se repite 100M veces en un segundo. A para crear un retardo de 0,1 segundos, multiplicamos el reloj con el tiempo requerido: 100 MHz * 0,1 seg = 10000000. Así el ciclo de reloj se repite veces de 10 M en 0,1 segundos. Luego, calculamos el tamaño del registro que se llevará a cabo este recuento. Supongamos que,
2exp(x) = 10000000
log 2exp(x) = log 10000000 (x)
x ~ 26, para una variable de registro 27 bit vector amplia puede llevar la cuenta.
