Cómo utilizar Verilog y 3 Basys para dejar de ver (7 / 8 paso)

Paso 7: Crear módulo superior

Entradas son Basys 3 reloj maestro y

botones (stop y reset). Las salidas son 4 dígitos y siete segmentos LED. También he creado la variable para reloj contrario, actualizar el reloj, el número hexadecimal (0-9) y recuento de cada dígitos. Luego crear una instancia de los siguientes módulos ha creado anteriormente

1. reloj divisor (clkgen)

2. contador (contador)

3. siete segmentos pantalla (ssd)

4. dígitos permiten (enable_sr)

Luego debían vincular el hex reg mediante una instrucción case en el evento activado bloque de procedimiento.

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