He realizado este proyecto para una clase en línea. El proyecto está escrito en Verilog. Los módulos de divisor y contador del reloj fueron proporcionados. Mi tarea fue escribir el módulo superior para mostrar la salida de 3 bits del contador en el display de 7 segmentos. Originalmente, el proyecto fue implementado en Basys 2. También he utilizado Xilinx ISE Webpack. Ahora, modificar el contador módulo y módulo superior y había implementado en 3 Basys. Además, utilicé Vivado Webpack en vez de ISE. También he escrito una guía que comenzó para Vivado.
