Paso 3: Paso 3: crear divisor del reloj
La velocidad de reloj 3 Basys es 100MHz. Sin embargo, no necesitamos la velocidad máxima en el proyecto. Escribimos un divisor de reloj para obtener dos relojes más lentos (380 Hz y 190 Hz). Para ello, utilizamos las funciones de biblioteca (D flip-flop con reloj permiten y asincrónica claro). Usted puede encontrar la primitiva en el Vivado Tutorial de Xilinx. Tenemos instancias FDCE tantos como queramos tener la velocidad de reloj deseado.
En el módulo, la entrada es el reloj maestro de Basys 3 y las salidas son la velocidad del reloj que queremos.
Puede ver el código con comentarios en el archivo de proyecto.
