Compositor FPGA (3 / 12 paso)

Paso 3: Crear el proyecto en Xilinx

Abrir Xilinx y haga clic en nuevo proyecto. Cuando se abre la pantalla,

darle un nombre al proyecto, especificar donde desea guardarlo y coloque el tipo de fuente de alto nivel HDL. Haga clic en siguiente. Especifique todos los detalles de la tarjeta dada. Esto varía según la versión de la Junta de SDMONexys posee. Se utilizan un SDMONexys 2 porque es el más barato. Los detalles de la Junta de SDMONexys-2 son los siguientes:

Junta de evaluación desarrollo: Ninguno Specifice

Categoría del producto: Todos (o de propósito General)

Familia: Spartan 3E

Placa: SDMONexys-2: XC3S500E

Velocidad: -4

Tipo de fuente de nivel superior: HDL

Herramienta de síntesis: XST (VHDL/Verilog)

Simulador: Isim (VHDL/Verilog)

Preferred Language: VHDL

Haga clic en siguiente. La siguiente página le dará una pantalla para especificar las entradas y salidas. Esto configurará la primera parte para simplificar el trabajo. Comenzar por dar un nombre a la señal y es correspondiente en o hacia fuera. Las señales son las siguientes:

r: en

b: en

c: en

d: en

e: en

f: en

g: en

CLK: en

audioout: hacia fuera

Haga clic en siguiente. En la siguiente pantalla Asegúrese de que todos los datos son correctos y luego haga clic en finalizar. Esto abrirá el nuevo proyecto.

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