Paso 3: Agregar módulos personalizados de Verilog
Iremos añadiendo uno módulos personalizados de VHDL. El módulo de agregar será el I2S que se ha generado utilizando el módulo de producción de pre axi_i2s_adi_v1_0. Este módulo contiene el controlador de i2s de archivos que se utilizó para generar el bclk y lrclk. Los archivos de esta IP se encuentran en la carpeta principal. El protocolo de comunicación de I2S requiere un bclk a ser más lento que mclk(master clk). El reloj de la base debe ser idealmente mclk/4 y el mclk debe 12.288 MHz. Queremos probar nuestro audio a 48 MHz por lo que estos valores se sacan de la hoja de especificaciones de codec de audio. La señal de lrclk debe ser en el bclk/64 porque para el canal izquierdo se muestra 32 bits y luego para el canal derecho se muestra 32 bits. Básicamente en cuanto se detectan datos se generan los relojes. Como nos muestras todo el tiempo el reloj se genera continuamente. Toda la información de codec puede consultarse en http://www.analog.com/en/products/audio-video/audi... .
Se proporcionará la instalación de este archivo de controlador de I2S en pasos posteriores.
