FPGA temporizado remoto (IR) (6 / 6 paso)

Paso 6: Citas/Extra Info

Los módulos "sseg_dec" y "clk_div" fueron creadas por Bryan Mealy, un profesor de Cal Poly, San Luis Obispo. Estos módulos fueron proporcionados a nosotros en nuestra clase de CPE 133 Diseño Digital impartido por Andrew Danowitz.

Este proyecto fue creado como Proyecto Final para el CPE 133 Diseño Digital en Cal Poly, San Luis Obispo. Este proyecto nos enseñó acerca de las aplicaciones de la vida real de FPGAs en una manera divertida y creativa.

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