Proyecto 3.1: Mayoría de 5 (13 / 19 paso)

Paso 13: Verificar el circuito en el simulador - paso 4

A continuación tenemos que declarar el Banco de pruebas. Nombre del Banco de prueba para que coincida con el archivo de simulación que hemos creado.

Las dos líneas definen las entradas y salidas que está interesados en la prueba. A diferencia del circuito que fue construido como un módulo de Verilog, un banco de pruebas es un módulo que tiene no hay puertos de entrada o de salida. Sólo tiene señales internas que están conectadas al circuito bajo prueba (CUT). Genera insumos para el corte y detecta las salidas de la corte para verificar que el corte se aplica como se indica.

módulo majority_of_five_test_fixture;

Entradas

REG [4-0] sw;

Salidas

alambre conducido;