Paso 5: Diseñar un decodificador binario
En esta sección vamos a diseñar un decodificador binario 3:8. Interruptores
0 a 2 se utilizan como las entradas para decodificador 3:8 y 8 LED ' s integrados se utilizan para indicar la salida del decodificador.
Crear un proyecto en Xilinx ISE dirigida a la Junta FPGA que utiliza, como en los proyectos anteriores.
Crear un Verilog módulo llamado decoder_3_8 con las entradas I y salida Y como sigue:
(1 módulo) decoder_3_8
2 [2:0] I, entrada
3 salida Y [7:0]
4);
La manera más eficiente para describir el comportamiento de un decodificador es utilizar una instrucción case en un bloque de siempre.
1 reg [7:0] Y;
2
3 siempre @ (I)
4 comenzar
caso 5 (I)
6 3' d0:
7 Y = 8' d1;
8 3' d1:
9 Y = 8' d2;
10 3' d2:
11 Y = 8' d4;
12 3' d3:
13 Y = 8' d8;
14 3' d4:
15 Y = 8' d16;
16 3' d5:
17 Y = 8' d32;
18 3' d6:
19 Y = 8' d64;
20 3' d7:
21 Y = 8' d128;
22 por defecto:
23 Y = 8' d0;
endcase 24
final 25
Crear un archivo de XDC y mapa:
-I [2:0] SW0 SW2, SW1,
-Y [7:0] LED 7-0
