En este proyecto, se diseño un mux 4 a 1 y un decodificador con una señal de enable como un "mux de" implementar un transmisor de datos en serie simple. Mux y de mux se implementará en dos ficheros Verilog para su reutilización futura. Otro fichero Verilog se utilizará para envolver el mux y de mux para formar un sistema de comunicación. Esta metodología de diseño jerárquico le ayudará a administrar la complejidad del diseño, promover la reutilización de diseño y permite el desarrollo paralelo.
Lo que usted necesita:
-Tener el Xilinx® Vivado WebPACK™ instalado.
-Tener su placa FPGA establecida.
-Saber escribir código de Verilog HDL comportamiento y escribir archivos XDC.
Mientras que toda la teoría básica no se tratarán aquí, estos enlaces pueden proporcionarle los antecedentes relevantes que se necesita:
