En este proyecto, vamos a examinar el retardo en circuitos combinacionales. Vamos a decirle al simulador de la demora de cada puerta en Verilog y simular los circuitos para ver cómo retardo puede afectar el comportamiento de un circuito combinacional.
Antes de comenzar, usted debe:
-Tener el Xilinx® Vivado WebPACK™ instalado.
-Tener su placa FPGA establecida.
-Ser capaces de derivar una ecuación lógica de una tabla de verdad.
-Ser capaz de describir funciones lógicas usando Verilog HDL e implementar en la FPGA.
-Ser capaz de escribir Banco de prueba y utilizar el simulador de Xilinx® Vivado.
Mientras que toda la teoría básica no se tratarán aquí, estos enlaces pueden proporcionarle los antecedentes relevantes que se necesita:
